MULTI-RISCV

< Projeler Sayfası

Proje Adı
Radar ve Elektronik Harp Uygulamalarına yönelik RISC-V işlemci tasarımı

Şirket Adı
TÜBİTAK BİLGEM İLTAREN

Şirket Mentoru
Mehmet İspir

Akademik Mentor
Prof. Volkan Kurşun

Asistan
Furkan Burak Mutlu

Takım Üyeleri
Mehmet Kaan Acar, Arda Babacan, Dora Pancar, Emre Can Şen, Osman Yaşar

Özet
VHDL kullanarak FFT ve gürültü oluşturma gibi DSP algoritmalarının sentezlenmesi ve çalıştırılması, mühendisin harcadığı zaman ve sentez aracının karşılık gelen donanımı sentezlemek için harcadığı zaman açısından önemli bir süre alır. Bu proje, bir yardımcı FPGA-İşlemci sistemi önererek FPGA'da uygulanan DSP algoritmalarının çalışma süresini ve kaynak kullanımını iyileştirmeyi amaçlamaktadır. Bu yardımcı işlemci FPGA sistemi, FPGA'da uygulanan bir yardımcı işlemciden ve FPGA'nın dijital kaynaklarından oluşur. Bu makalede önerilen çözüm, bu yardımcı işlemciyi RISC-V İşlem Seti Mimarisi'ne dayalı olarak tasarlamaktır. RISC-V ISA kullanmak birçok açıdan avantajlıdır. Azaltılmış bir işlem seti olduğundan, diğer ISA'lardan daha az kaynak kullanacaktır ve geliştiricilerin daha fazla uzantı eklemesine olanak tanıyan bir tasarıma sahiptir. Sistem Vivado Design Suite'de sentezlenecek ve MATLAB gibi ek programlar da kullanılacaktır. Önerilen sistemden beklenen çıktılar, istenen gürültü rakamlarını ve DSP algoritmalarının çıktılarını üretmektir. Bu sistemin temel amacı, FPGA'larınki ile karşılaştırılabilir bir yürütme süresi ve alanında istenen çıktıları RISC-V'de üretmektir. RISC-V İşlemciyi uygulamak için VHDL kullanılacaktır. İşlemci üzerinde çalıştırılacak fonksiyonları uygulamak için C/C++ kullanılacaktır. Donanım doğrulaması Vivado Design Suite kullanılarak yapılacak, üretilen gürültü rakamları ve DSP sonuçlarının doğrulaması ise MATLAB kullanılarak yapılacaktır.


Abstract
Synthesizing and running DSP algorithms like FFT and noise generation takes a significant amount of time using VHDL, both in terms of the time spent on the task by the engineer and the synthesis tool to synthesize the corresponding hardware. This project aims to improve the run time and resource usage of DSP algorithms implemented on FPGA by proposing an auxiliary FPGA-Processor system. This auxiliary processor FPGA system consists of an auxiliary processor implemented on the FPGA and the digital resources of the FPGA itself. The solution proposed in this paper is to design this auxiliary processor based on the RISC-V Instruction Set Architecture (ISA). Using RISC-V ISA is advantageous in many aspects. As it is a reduced instruction set, it will use fewer resources than other ISAs, and it is designed so that the developers can add further extensions. The system will be synthesized on Vivado Design Suite, and additional programs such as MATLAB will also be employed. The expected outputs of the proposed system are generating desired noise figures and outputs of the DSP algorithms. The primary objective of this system is to generate desired outputs on RISC-V within a comparable execution time and space to that of FPGA's.. To implement the RISC-V Processor, VHDL will be used. C/C++ will be used to implement the functions that will be run on the processor. The hardware verification will be done using the Vivado Design Suite, whereas the verification of produced noise figures and DSP results will be done using MATLAB.